Diseño con FPGAs: Taxonomía tecnológica y arquitectural. FPGAs Xilinx. CLBs e IOB: elementos y configuración. Red de Interconexión. Tipos. Parámetros temporales. Líneas de reloj y líneas largas. Diagramas flujo de diseño : principales opciones y directivas de alto nivel. Analizador de tiempos. Simulación lógica post-layout. Velocidad de los dispositivos.
Segmentación (pipelining): Evolucion. Paralelismo y Pipelining.
Latencia, Velocidad, y Aceleración. Pipelines reales. Granularidad,
Estructura de palabra y Profundidad de Lógica. MOPS/mm2. La influencia
de la interconexión. Líneas equitemporales. Registros
de skewing y deskewing. Comunicación local y global. Penalización
en area. Regularidad. Arrays para la multiplicación binaria. Arrays
segmentados como circuitos benchmark.
Interconexión: Regla de Rent. Distribución Pareto-Levi.
La reducción de la carga con la granularidad. Distribución
de Capacidades post-layout. La distorsión de la regularidad por
el proceso de implementaron. Arrays sistelicos vs. semisistelicos. Distribución
de
retardos en FPGAs. Interconexión y conjunto de caminos críticos.
La influencia del PPR automático.
Otras Técnicas de Sincronización: Doble Captura y Captura
Nula. Controversia sincrono vs. autotemporizado. Wave Pipelines. Análisis
Temporal de un WP. Circuitos self-timed (ST): Protocolo Sutherland. Células
elementales para arrays ST. Segmentación ST
Análisis temporal. Memoria FIFO ST. Sumador ST. Multiplicación
ST.
Disipación de Potencia: Potencia en circuitos CMOS. Segmentación,
interconexión y consumo. Medición de la Potencia de sincronización,
salida y ruta de datos. Consumo total vs. profundidad de lógica.
Reducción de potencia via particionado. Técnicas de reducción
de consumo a nivel arquitectural. Consumo en WP y circuitos ST. Monitorización
de la temperatura de operación de un chip.